JEDEC Solid State Technology Association, światowy lider w opracowywaniu standardów dla przemysłu mikroelektroniki, ogłosił dziś, iż zbliża się do ukończenia kolejnej wersji swojego wyczekiwanego standardu High Bandwidth Memory (HBM) DRAM: HBM4. Zaprojektowany jako krok ewolucyjny poza w tej chwili opublikowanym standardem HBM3, HBM4 ma na celu dalsze zwiększenie szybkości przetwarzania danych przy jednoczesnym zachowaniu podstawowych cech, takich jak większa przepustowość, niższe zużycie energii i zwiększona pojemność na układ scalony i/lub stos. Te postępy są niezbędne dla aplikacji wymagających wydajnej obsługi dużych zestawów danych i złożonych obliczeń, w tym generatywnej sztucznej inteligencji (AI), obliczeń o wysokiej wydajności, wysokiej klasy kart graficznych i serwerów.
HBM4 ma wprowadzić podwójną liczbę kanałów na stos w porównaniu do HBM3, przy większym fizycznym odcisku. Aby zapewnić zgodność urządzeń, standard zapewnia, iż pojedynczy kontroler może współpracować zarówno z HBM3, jak i HBM4, jeżeli jest to konieczne. Różne konfiguracje będą wymagały różnych interposerów, aby dostosować się do różnych odcisków. HBM4 będzie określał warstwy 24 Gb i 32 Gb, z opcjami obsługi stosów TSV o 4, 8, 12 i 16 wysokościach. Komitet osiągnął wstępne porozumienie w sprawie przedziałów prędkości do 6,4 Gb/s, a realizowane są dyskusje na temat wyższych częstotliwości.
