AMD Zen 6 Powers „Medusa Point” Procesory mobilne i „Olimpijskie grzbiet”

cyberfeed.pl 14 godzin temu



AMD przygotowuje dwa ważne procesory segmentów klientów napędzanych mikroarchitekturą nowej generacji „Zen 6”, zgodnie z Nowy raport rewelacyjny Przez prawo Moore’a nie żyje. Są to mobilny procesor „Medusa Point” i pulpit „Olimpijski grzbiet”. Ten pierwszy to BGA mniej więcej rozmiar i wysokości Z obecnego „Punkt Strix”, ale drugi jest przeznaczony dla istniejącego gniazda AM5, co czyni go trzecią (i prawdopodobnie ostateczną) mikroarchitekturą. jeżeli pamiętasz, gniazdo AM4 służyło trzem pokoleniom Zen, nie licząc odświeżonego „Zen+”. Sercem wysiłku jest nowa matryca kompleksu procesora (CCD), z której AMD planuje korzystać z jego oferty klienta i serwera.

CCD „Zen 6” jest projektowany dla węzła klasy 3 NM, prawdopodobnie TSMC N3E. Ten węzeł obiecuje znaczny wzrost gęstości tranzystora, mocy i prędkości zegara w stosunku do obecnego węzła TSMC N4P używanego do zbudowania CCD „Zen 5”. Tutaj robi się interesujące. CCD zawiera dwanaście pełnowymiarowych rdzeni „Zen 6”, co oznacza pierwszy wzrost liczby rdzeni rdzeni AMD od czasu pierwszego CCD „Zen 2”. Wszystkie 12 z tych rdzeni jest częścią jednego kompleksu rdzenia procesora (CCX) i ma wspólną pamięć podręczną L3. Może wystąpić proporcjonalny wzrost wielkości pamięci podręcznej do 48 MB. Oczekuje się również, iż AMD poprawi sposób, w jaki CCD komunikują się z umieraniem we/wy i między sobą.

Wracając do „Matisse” z serii Ryzen 3000, dwa CCD na procesorze komputerowym klienta miały linki do tkaniny nieskończoności z matrycą we/wy, ale nie ma bezpośrednich połączeń między dwoma CCD. Aby wątki migrować między rdzeniami dwóch CCD, musiałyby wykonać podróż w obie strony przez pamięć główną. AMD chce to rozwiązać wraz z wprowadzeniem nowego połączenia mostu o niskiej opóźnieniu między dwoma CCD. W tym momencie nie wiemy, czy to połączenie tworzy spójność pamięci podręcznej wśród CCD, przekształcając buforowanie L3 tych dwóch w jeden przylegający blok adresowalny, ale jeżeli celem jest bezproblemowe migrację między rdzeniami dwóch CCD Taka spójność.

Tutaj sprawy stają się bardzo interesujące. Najwyraźniej procesor mobilny „Medusa Point” jest oparty na chipletach i będzie używał pojedynczej 12-rdzeniowej chiplety „Zen 6”, z dużą kombinacją matrycy we/wy klienta mobilnego na starszym węźle, prawdopodobnie N4P. Ten mobilny CIOD będzie zawierał zaktualizowany IGPU zasilany przez nowszą architekturę graficzną RDNA 4. Będzie również zawierał kontrolery pamięci układu i zaktualizowaną NPU. Mamy nadzieję, iż AMD pracuje nad zwiększeniem liczby pasów PCIE wyświetlonych przez tę umowę we/wy, a przynajmniej zaktualizuj go do PCIE Gen 5. Zdjęcia pokazują małe prostokątne struktury na Mobilnym Klient I/O, powodując pewne spekulacje, iż to trochę Rodzaj CCX o niskiej mocy z rdzeniami „Zen 6C”, chociaż MLID spoczywa to, mówiąc, iż są to procesory grupy roboczej (WGPS) IGPU. Istnieje osiem z nich i duża płyta pamięci podręcznej L2, która wydaje się potwierdzać, iż IGPU opiera się na architekturze graficznej RDNA 4 i ma 16 jednostek obliczeniowych (CU).

Ponieważ AMD używa tego samego CCD dla „Medusa Point” jako procesor stacjonarnego „Olimpijskiego grzbietu”, można oczekiwać, iż warianty „Medusa Point” z pamięci podręcznej V 3D. Oczekuje się, iż technologia 3D V-Cache zostanie zaimplementowana na „Zen 6” podobnie jak w „Zen 5”, z nogami w stosie-3D V-Cache Die (L3D) poniżej, z CCD na górze .

Biorąc pod uwagę wzrost liczby rdzeń procesora, zwłaszcza w przypadku „Olimpijskiego grzbietu” do 24 rdzeni z dwoma CCD, oraz interkoneksu między Mostem Między CCD dla spójności pamięci podręcznej, AMD będzie potrzebował nowej umierania we/wy klienta na komputer stacjonarny. Omówiliśmy to już w Starsze artykuły. Oczekuje się, iż nowy CIOD zostanie zbudowany na węźle odlewni Samsung 4LPP (4 NM EUV), który oferuje ulepszenia w stosunku do węzła TSMC N6 DUV, na którym buduje się obecny CIOD. Kluczowym obszarem skupienia AMD będą kontrolery pamięci, które zostaną zaktualizowane w celu obsługi wyższych prędkości pamięci DDR5 przy użyciu technologii takich jak CKD. w tej chwili możesz uruchomić procesor „Granite Ridge” z prędkością pamięci do DDR5-8000, ale użycie dzielnika zegara 1: 2 jest zaangażowane między FCLK i MCLK, przy czym prędkości 1: 1 są ograniczone do około 5-6400 DDR5-6400. Nowe kontrolery pamięci będą starać się zwiększyć prędkości z 1: 1 i odblokować prędkości powyżej 10000 mt/s z 1: 2.

Potem jest kwestia przyspieszenia AI, a nowy CIOD przedstawi AMD możliwość wdrożenia co najmniej 50 tops XDNA 2 NPU. Intel otrzymał Flack za nadanie procesorom „Arrow Lake” npU klasy 16, które nie spełnia wymagań Copilot+, a firma prawdopodobnie pracuje nad naprawą tego w „Panther Lake”, a więc jeżeli AMD zdecyduje się wdrożyć NPU ON CIOD dla „Olimpijskiego grzbietu”, przewidujemy, iż będzie to co najmniej 50 tops klasy.



Source link

Idź do oryginalnego materiału