Dzięki informacyjnemu podziałowi przeprowadzonemu przez Chips and Cheese dowiadujemy się, iż najnowsze procesory AMD Ryzen AI do laptopów, o nazwie kodowej „Strix Halo”, wykorzystują równoległy system połączeń wzajemnych „morze przewodów” między swoimi chipletami, zastępując SERDES (serializator/deserializator) podejście spotykane w stacjonarnych modelach Ryzen. Fizyczna implementacja procesora składa się z dwóch matryc Core Complex Dies (CCD), każda wyprodukowana w procesie N4 (4 nm) firmy TSMC i zawierająca do ośmiu rdzeni Zen 5 z pełnymi 512-bitowymi jednostkami zmiennoprzecinkowymi. Warto zauważyć, iż matryca I/O (IOD) jest również produkowana przy użyciu procesu N4, co stanowi postęp w stosunku do procesu N6 (6 nm) stosowanego w standardowych IOD Ryzen w komputerach stacjonarnych. Kluczowa zmiana dotyczy systemu komunikacji między chipletami. Podczas gdy seria Ryzen 9000 (Granite Ridge) wykorzystuje SERDES do konwersji danych równoległych na szeregowy w celu transmisji między chipletami, Strix Halo implementuje bezpośrednią równoległą transmisję danych przez wiele połączeń fizycznych.
Konstrukcja ta umożliwia osiągnięcie przepustowości 32 bajtów na cykl zegara i eliminuje narzut związany z opóźnieniami związany z procesami serializacji/deserializacji. Architektura połączeń równoległych eliminuje również potrzebę ponownego szkolenia połączenia podczas zmian stanu zasilania, co jest ograniczeniem obecnym w implementacjach SERDES. Jednak ten wybór projektu wymaga dodatkowej złożoności podłoża ze względu na zwiększoną gęstość połączeń i wymaga większej liczby pinów do połączeń zewnętrznych, co sugeruje możliwe modyfikacje konstrukcji CCD w porównaniu z wariantami komputerów stacjonarnych. Implementacja AMD wymagała bardziej złożonych procesów produkcji podłoża, aby uwzględnić gęste równoległe połączenia między chipletami. Decyzja o nadaniu priorytetu temu bardziej wymagającemu podejściu do projektowania była podyktowana wymaganiami dotyczącymi mniejszych opóźnień i zużycia energii w przypadku obciążeń wymagających dużej ilości danych, gdzie kluczowa jest stała komunikacja między chipletami o dużej przepustowości.
Source link
